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!C99Shell v. 2.0 [PHP 7 Update] [25.02.2019]!
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/*
 * Copyright 2016 Freescale Semiconductor, Inc.
 * Copyright 2017 NXP
 */

#ifndef __DT_BINDINGS_CLOCK_IMX8MQ_H
#define __DT_BINDINGS_CLOCK_IMX8MQ_H

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/* ANAMIX PLL clocks */
/* FRAC PLLs */
/* ARM PLL */
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/* GPU PLL */
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/* VPU PLL */
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/* AUDIO PLL1 */
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/* AUDIO PLL2 */
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/* VIDEO PLL1 */
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/* SYS1 PLL */
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/* SYS2 PLL */
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/* SYS3 PLL */
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/* DRAM PLL */
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/* SYS PLL DIV */
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/* CCM ROOT clocks */
/* A53 */
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/* M4 */
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/* VPU */
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/* GPU CORE */
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/* GPU SHADER */
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/* BUS TYPE */
/* MAIN AXI */
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/* ENET AXI */
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/* NAND_USDHC_BUS */
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/* VPU BUS */
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/* DISP_AXI */
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/* DISP APB */
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/* DISP RTRM */
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/* USB_BUS */
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/* GPU_AXI */
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/* GPU_AHB */
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/* NOC */
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/* NOC_APB */
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/* AHB */
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/* AUDIO AHB */
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/* DRAM_ALT */
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/* DRAM APB */
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/* VPU_G1 */
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/* VPU_G2 */
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/* DISP_DTRC */
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/* DISP_DC8000 */
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/* PCIE_CTRL */
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/* PCIE_PHY */
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/* PCIE_AUX */
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/* DC_PIXEL */
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/* LCDIF_PIXEL */
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/* SAI1~6 */
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/* SPDIF1 */
#define IMX8MQ_CLK_SPDIF1        135
/* SPDIF2 */
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/* ENET_REF */
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/* ENET_TIMER */
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/* ENET_PHY */
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/* NAND */
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/* QSPI */
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/* USDHC1 */
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/* USDHC2 */
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/* I2C1 */
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/* UART1 */
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/* UART2 */
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/* UART3 */
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/* UART4 */
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/* USB_CORE_REF */
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/* USB_PHY_REF */
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/* ECSPI1 */
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/* ECSPI2 */
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/* PWM1 */
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/* PWM2 */
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/* PWM3 */
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/* PWM4 */
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/* GPT1 */
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/* WDOG */
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/* WRCLK */
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/* DSI_CORE */
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/* DSI_PHY */
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/* DSI_DBI */
#define IMX8MQ_CLK_DSI_DBI        165
/*DSI_ESC */
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/* CSI1_CORE */
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/* CSI1_PHY */
#define IMX8MQ_CLK_CSI1_PHY_REF        168
/* CSI_ESC */
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/* CSI2_CORE */
#define IMX8MQ_CLK_CSI2_CORE        170
/* CSI2_PHY */
#define IMX8MQ_CLK_CSI2_PHY_REF        171
/* CSI2_ESC */
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/* PCIE2_CTRL */
#define IMX8MQ_CLK_PCIE2_CTRL        173
/* PCIE2_PHY */
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/* PCIE2_AUX */
#define IMX8MQ_CLK_PCIE2_AUX        175
/* ECSPI3 */
#define IMX8MQ_CLK_ECSPI3        176

/* CCGR clocks */
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#define IMX8MQ_CLK_SAI4_ROOT            199
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#define IMX8MQ_CLK_UART2_ROOT            203
#define IMX8MQ_CLK_UART3_ROOT            204
#define IMX8MQ_CLK_UART4_ROOT            205
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#define IMX8MQ_CLK_USB2_PHY_ROOT        209
#define IMX8MQ_CLK_USDHC1_ROOT            210
#define IMX8MQ_CLK_USDHC2_ROOT            211
#define IMX8MQ_CLK_WDOG1_ROOT            212
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#define IMX8MQ_CLK_GPU_ROOT            215
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#define IMX8MQ_CLK_DISP_ROOT            220
#define IMX8MQ_CLK_HDMI_ROOT            221
#define IMX8MQ_CLK_HDMI_PHY_ROOT        222
#define IMX8MQ_CLK_VPU_DEC_ROOT            223
#define IMX8MQ_CLK_CSI1_ROOT            224
#define IMX8MQ_CLK_CSI2_ROOT            225
#define IMX8MQ_CLK_RAWNAND_ROOT            226
#define IMX8MQ_CLK_SDMA1_ROOT            227
#define IMX8MQ_CLK_SDMA2_ROOT            228
#define IMX8MQ_CLK_VPU_G1_ROOT            229
#define IMX8MQ_CLK_VPU_G2_ROOT            230

/* SCCG PLL GATE */
#define IMX8MQ_SYS1_PLL_OUT            231
#define IMX8MQ_SYS2_PLL_OUT            232
#define IMX8MQ_SYS3_PLL_OUT            233
#define IMX8MQ_DRAM_PLL_OUT            234

#define IMX8MQ_GPT_3M_CLK            235

#define IMX8MQ_CLK_IPG_ROOT            236
#define IMX8MQ_CLK_IPG_AUDIO_ROOT        237
#define IMX8MQ_CLK_SAI1_IPG            238
#define IMX8MQ_CLK_SAI2_IPG            239
#define IMX8MQ_CLK_SAI3_IPG            240
#define IMX8MQ_CLK_SAI4_IPG            241
#define IMX8MQ_CLK_SAI5_IPG            242
#define IMX8MQ_CLK_SAI6_IPG            243

/* DSI AHB/IPG clocks */
/* rxesc clock */
#define IMX8MQ_CLK_DSI_AHB            244
/* txesc clock */
#define IMX8MQ_CLK_DSI_IPG_DIV                  245

#define IMX8MQ_CLK_TMU_ROOT            246

/* Display root clocks */
#define IMX8MQ_CLK_DISP_AXI_ROOT        247
#define IMX8MQ_CLK_DISP_APB_ROOT        248
#define IMX8MQ_CLK_DISP_RTRM_ROOT        249

#define IMX8MQ_CLK_OCOTP_ROOT            250

#define IMX8MQ_CLK_DRAM_ALT_ROOT        251
#define IMX8MQ_CLK_DRAM_CORE            252

#define IMX8MQ_CLK_MU_ROOT            253
#define IMX8MQ_VIDEO2_PLL_OUT            254

#define IMX8MQ_CLK_CLKO2            255

#define IMX8MQ_CLK_NAND_USDHC_BUS_RAWNAND_CLK    256

#define IMX8MQ_CLK_CLKO1            257
#define IMX8MQ_CLK_ARM                258

#define IMX8MQ_CLK_GPIO1_ROOT            259
#define IMX8MQ_CLK_GPIO2_ROOT            260
#define IMX8MQ_CLK_GPIO3_ROOT            261
#define IMX8MQ_CLK_GPIO4_ROOT            262
#define IMX8MQ_CLK_GPIO5_ROOT            263

#define IMX8MQ_CLK_SNVS_ROOT            264
#define IMX8MQ_CLK_GIC                265

#define IMX8MQ_VIDEO2_PLL1_REF_SEL        266

#define IMX8MQ_CLK_GPU_CORE            285
#define IMX8MQ_CLK_GPU_SHADER            286
#define IMX8MQ_CLK_M4_CORE            287
#define IMX8MQ_CLK_VPU_CORE            288

#define IMX8MQ_CLK_A53_CORE            289

#define IMX8MQ_CLK_MON_AUDIO_PLL1_DIV        290
#define IMX8MQ_CLK_MON_AUDIO_PLL2_DIV        291
#define IMX8MQ_CLK_MON_VIDEO_PLL1_DIV        292
#define IMX8MQ_CLK_MON_GPU_PLL_DIV        293
#define IMX8MQ_CLK_MON_VPU_PLL_DIV        294
#define IMX8MQ_CLK_MON_ARM_PLL_DIV        295
#define IMX8MQ_CLK_MON_SYS_PLL1_DIV        296
#define IMX8MQ_CLK_MON_SYS_PLL2_DIV        297
#define IMX8MQ_CLK_MON_SYS_PLL3_DIV        298
#define IMX8MQ_CLK_MON_DRAM_PLL_DIV        299
#define IMX8MQ_CLK_MON_VIDEO_PLL2_DIV        300
#define IMX8MQ_CLK_MON_SEL            301
#define IMX8MQ_CLK_MON_CLK2_OUT            302

#define IMX8MQ_CLK_END                303

#endif /* __DT_BINDINGS_CLOCK_IMX8MQ_H */
:: Command execute ::
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